资源简介
Nexys 4 DDR开发板的DDR2 IP核的引脚约束文件（在例化DDR2 IP核的时候需要用到）。
代码片段和文件信息
- 上一篇：MSP430G2553 ADC10测试
- 下一篇：CAD施耐德低压电器块
相关资源
- 用ISE设计的32位ALU
- vivado srio license
- Vivado 2018.1 license
- Vivado license 2017.1
- vivado license for all version before 2037
- ISE仿真教程
- usb3.0_fpga_ddr2原理图
- vivado2013.2license亲测可用
- vivado2018.1证书
- 自己编写的xilix ddr3 IP核用户接口ver
- Vivado 2016.1 License文件多IP核
- zw_ise_vivado_2014_2.zip
- 2017年最新vivado的license
- vivado2015.4 license
- FIFO代码以及对应的testbench
- Vivado 2013.4 license
- vivado 2014.2 license 包含了bitstream的lic
- srio_gen2.zip
- xilinx ise 14.7 破解license
- vivado2019d1license vivado的license
- vivado2018+IPs
- Xilinx LDPC
- 基于XILINX FPGA的OFDM通信系统基带设计
- Xilinx Spartan-6 XC6SLX9的F
- 电梯控制器.rar
- 基于Xilinx FPGA SOPC的TFT-LCD 控制器设计
- Vivado 2019.2.txt
- Vivado2018 1 2 3 license
- 自己做的Xilinx FPGA XC7K325T 900pin原理图
- 自制XILINX FPGA JTAG器.docx
川公网安备 51152502000135号
评论
共有 条评论