RISC_CPU modelsim代码

夏宇闻老师的Verilog书，CPU一章的RISC_CPU。平台：modelsim 6.4。实测可使用，无Error。

 属性            大小     日期    时间   名称
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     文件        227  2019-01-01 11:14  test2.dat

     文件       1027  2019-01-01 11:12  test2.pro

     文件        308  2019-01-01 11:27  test3.dat

     文件        710  2019-01-01 11:24  test3.pro

     文件        568  2018-12-29 17:00  accum.v

     文件        636  2018-12-29 17:06  addr_decode.v

     文件        469  2018-12-29 16:44  adr.v

     文件       1277  2019-01-01 11:02  alu.v

     文件        558  2018-12-29 11:22  alu_tb.v

     文件       1564  2018-12-29 17:00  clk_gen.v

     文件        613  2019-01-01 10:42  counter.v

     文件       2138  2019-01-01 10:59  cpu.v

     文件       6438  2019-01-01 11:38  cputop.v

     文件        355  2018-12-29 16:43  datactl.v

     文件       8245  2019-01-01 10:24  machine.v

     文件        445  2018-12-29 17:02  machinectl.v

     文件        410  2018-12-29 16:30  ram.v

     文件       1303  2018-12-29 17:00  register.v

     文件        385  2018-12-29 17:01  rom.v

     文件        167  2018-12-28 21:36  test1.dat

     文件       1766  2018-12-28 21:34  test1.pro

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                29609                    21