VHDL实现一位全加器，并串行实现四位全加器

用VHDL语言编写的一位全加器，并实现四位全加器，串行连接

 属性            大小     日期    时间   名称
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     文件        862  2008-04-12 10:47  一位、四位全加器\用VHDL语言采用串行方法实现用1位全加器实现4位全加器\f_adder\db\fourbitadder.（0）.cnf.cdb

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