除法器IP verilog

手写的除法器IP，没有调用vivado IP核，占用资源极少，经测试可用...包含两个verilog文件

 属性            大小     日期    时间   名称
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     文件        2332  2019-10-13 17:57  除法器IP\div_seq.v
     文件        3928  2019-10-13 17:53  除法器IP\hscalerdown_tsm_div_seq.v
     目录           0  2019-10-13 17:57  除法器IP\