利用FPGA中的流水线技巧实现乘法VerilogHDL

为了提高频率，fpga中常常用到流水线等技巧，本代码实现了流水线模式的乘法操作

 属性            大小     日期    时间   名称
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     文件        653  2010-07-28 19:43  liushuimux\incremental_db\README

     文件       2345  2010-07-28 19:42  liushuimux\l1.bsf

     文件        296  2010-07-28 19:42  liushuimux\l1.v

............此处省略171个文件信息