VERILOG入门实验一 基于FPGA DDS正弦信号发生器

VERILOG入门实验一 利用BLOCK_ROM IP核完成DDS正弦信号发生器，FPGA入门必学实验！

clear all
clc
fid = fopen（‘h:/sin1.txt‘‘a‘）;
str1=‘MEMORY_INITIALIZATION_RADIX=10;‘;
str2=‘MEMORY_INITIALIZATION_VECTOR=‘;
fprintf（fid‘\t%s\n\t%s\n‘str1str2）;
k=0:1023;
y=sin（2*pi*k/1024）;
y=y-min（y）;
y=y*32767;
y=round（y）;
for k=1:1023;
fprintf（fid‘\t%16.0f\t%c\n‘y（k）‘‘）;
end
fprintf（fid‘\t%16.0f\t%c\n‘y（end）‘;‘）;
fclose（fid）;
figure（1）
plot（y）

 属性            大小     日期    时间   名称
----------- ---------  ---------- -----  ----
     目录           0  2015-05-22 09:05  实验一 基于FPGA DDS正弦信号发生器\
     文件         378  2014-05-19 13:30  实验一 基于FPGA DDS正弦信号发生器\sin1.m
     文件        1213  2012-09-06 15:31  实验一 基于FPGA DDS正弦信号发生器\实验一 代码文件.txt
     文件     3332416  2015-03-20 19:26  实验一 基于FPGA DDS正弦信号发生器\实验一 基于FPGA DDS正弦信号发生器.zip
     文件     2383872  2012-09-10 20:41  实验一 基于FPGA DDS正弦信号发生器\实验一 正弦信号发生器 实验指导.doc
     文件     1346180  2012-09-07 22:17  实验一 基于FPGA DDS正弦信号发生器\实验一 正弦信号发生器 实验指导.pdf