mips流水线源代码

用verilog实现的mips流水线处理器源代码，包括数据存储器、指令存储器、ALU、外设、控制器、寄存器堆、整个连接模块

 属性            大小     日期    时间   名称
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     文件       7237  2012-07-19 16:03  whole1_addb.v

     文件      16152  2012-07-20 14:52  whole2_addb.v

     文件       7363  2012-07-09 22:59  ALU.v

     文件       7836  2012-06-30 11:45  ALU2.v

     文件       1953  2012-07-19 15:26  chaoqian.v

     文件       7243  2012-07-07 21:31  contrl_forpipe.v

     文件       9721  2012-07-06 10:57  contrl2.v

     文件        475  2012-07-23 15:31  DataMem.v

     文件       1273  2012-07-23 15:31  Peripheral.v

     文件        930  2012-07-23 15:30  regfile.v

     文件      10194  2012-07-23 15:26  rom.v

     文件        547  2012-07-20 16:20  te_whole1.v

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                70924                    12