FPGA 使用verilog 编写的AD tlc549 测试程序，数码管做显示，本程序已验证

使用Verilog语言测试AD模块，该程序已经过验证，波形通过示波器检测正常。

 属性            大小     日期    时间   名称
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     文件       3483  2014-10-06 19:05  procedure\ad_tlc549.v

     文件         34  2014-10-05 19:38  procedure\ad_tlc549.v.bak

     文件        886  2014-10-06 14:23  procedure\column_scan_module.v

     文件        988  2014-10-06 14:16  procedure\column_scan_module.v.bak

     文件       1734  2014-10-06 14:59  procedure\db\add_sub_lkc.tdf

     文件       1879  2014-10-06 14:59  procedure\db\add_sub_mkc.tdf

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     文件       9760  2014-10-06 14:59  procedure\db\alt_u_div_ove.tdf

     文件      11279  2014-10-06 14:59  procedure\db\alt_u_div_uve.tdf

     文件       2602  2014-10-06 15:35  procedure\db\experiment_ram.（0）.cnf.cdb

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     文件       1090  2014-10-06 15:19  procedure\db\experiment_ram.（1）.cnf.hdb

     文件       1274  2014-10-06 14:59  procedure\db\experiment_ram.（10）.cnf.cdb

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     文件        891  2014-10-06 14:59  procedure\db\experiment_ram.（12）.cnf.cdb

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     文件       1140  2014-10-06 14:59  procedure\db\experiment_ram.（13）.cnf.cdb

     文件        674  2014-10-06 14:59  procedure\db\experiment_ram.（13）.cnf.hdb

     文件       1244  2014-10-06 14:59  procedure\db\experiment_ram.（14）.cnf.cdb

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     文件        647  2014-10-06 14:59  procedure\db\experiment_ram.（15）.cnf.hdb

     文件       1355  2014-10-06 14:59  procedure\db\experiment_ram.（16）.cnf.cdb

     文件        775  2014-10-06 14:59  procedure\db\experiment_ram.（16）.cnf.hdb

     文件      10050  2014-10-06 14:59  procedure\db\experiment_ram.（17）.cnf.cdb

     文件       5168  2014-10-06 14:59  procedure\db\experiment_ram.（17）.cnf.hdb

     文件       1244  2014-10-06 14:59  procedure\db\experiment_ram.（18）.cnf.cdb

............此处省略139个文件信息