直方图均衡化的Verilog实现，FPGA上实测可用。

这是我用Matlab 的HDL Coder工具，然后结合Altera的CycloneII芯片FPGA视频图像开发平台仿真调试，这是最终版的源代码。为省去大家纠结的痛苦，请注意：pixelin是像素输入；x_in，y_in分别是像素点坐标位置；clkenble是时钟使能；width，height分别是图像的宽和高；pixelout是输入像素点对应的均衡化因子，用它*255/(width*height)就是均衡化后的像素值；

 属性            大小     日期    时间   名称
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     目录           0  2013-12-30 08:27  histogram_teq\
     文件        1651  2013-12-29 21:06  histogram_teq\histogram_ram.v
     文件       44988  2013-12-29 22:46  histogram_teq\mlhdlc_heq_FixPt.v
     文件       45000  2013-12-29 21:44  histogram_teq\mlhdlc_heq_FixPt.v.bak
     文件        1723  2013-12-29 21:06  histogram_teq\mlhdlc_heq_FixPt_enb_bypass.v
     文件        2319  2013-12-29 21:06  histogram_teq\mlhdlc_heq_FixPt_tc.v
     文件        1607  2013-12-29 21:06  histogram_teq\SimpleDualPortRAM_256x19b.v
     文件        1634  2013-12-29 21:06  histogram_teq\SimpleDualPortRAM_256x19b_block.v
     文件        1714  2013-12-29 21:06  histogram_teq\transferFunc_ram.v