16个IP核心详情VHDLVerilog版本

【实例简介】处理器、通信接口、等模块的IP核心源码

【核心代码】

└─AVR_Core
    ├─Converters
    │  │  GNR2VHD.EXE
    │  │  HEX2JAM.EXE
    │  │  
    │  └─CVS
    │          Entries
    │          Repository
    │          Root
    │          
    ├─CVS
    │      Entries
    │      Repository
    │      Root
    │      
    ├─Doc
    │  │  AVRuCDescriptionSimul.doc
    │  │  
    │  └─CVS
    │          Entries
    │          Repository
    │          Root
    │          
    └─VHDL
        │  alu_avr.vhd
        │  AVRuCPackage.vhd
        │  avr_core.vhd
        │  bit_processor.vhd
        │  CPUWaitGenerator.vhd
        │  DataRAM.vhd
        │  external_mux.vhd
        │  io_adr_dec.vhd
        │  io_reg_file.vhd
        │  pm_fetch_dec.vhd
        │  portx.vhd
        │  PROM.VHD
        │  RAMDataReg.vhd
        │  reg_file.vhd
        │  Service_Module.vhd
        │  simple_timer.vhd
        │  Timer_Counter.vhd
        │  top_avr_core_sim.vhd
        │  uart.vhd
        │  
        └─CVS
                Entries
                Repository
                Root