并串转换_讯易软件-源码之巅峰

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基于vhdl的串行发送器，状态机编写 0

编程语言：其他大小：金币：上传人：haoyisheng 发布日期：2021-06-18

设计一个串行数据发送器。并行8位数据‘Z’载入发送器后，通过串行口‘X’输出。具体要求如下1、信号‘load’用来指示数据载入是否完成。当load变为1时，说明数据Z已经载入完成。当
串并转换与并串转换的Verilog实现 0

编程语言：其他大小：金币：上传人：97804a 发布日期：2021-06-03

quartus环境下工程，自己写的sipo和piso两个模块，用verilog分别实现串并转换和并串转换，通俗易懂

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