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    发布日期: 2021-05-12
  • 语言: 其他
  • 标签: 乘法器  Verilog  FPGA  

资源简介

Verilog源代码,自带testbench,可用synopsys直接综合,或者自己testbench部分拆出来改一下用Quartus或者啥的直接综合,用了改进的Booth算法,但是没有对加法器进行优化,所以关键路径时间比较长,懒得改

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