资源简介
FPGA实现UART协议,用system Verilog写的,可以把端口和信号的logic改成对应的reg,wire即可移植成功。
代码片段和文件信息
属性 大小 日期 时间 名称
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文件 2150 2017-09-12 23:09 uart\bus_ctrl.sv
文件 1870 2017-09-05 09:05 uart\uart.sv
文件 3820 2017-09-12 23:15 uart\uart_ctrl.sv
文件 847 2017-09-05 09:05 uart\uart_div.sv
文件 2682 2017-09-05 09:05 uart\uart_rx.sv
文件 2103 2017-09-05 09:05 uart\uart_tx.sv
目录 0 2017-09-12 23:11 uart\
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文件 2150 2017-09-12 23:09 uart\bus_ctrl.sv
文件 1870 2017-09-05 09:05 uart\uart.sv
文件 3820 2017-09-12 23:15 uart\uart_ctrl.sv
文件 847 2017-09-05 09:05 uart\uart_div.sv
文件 2682 2017-09-05 09:05 uart\uart_rx.sv
文件 2103 2017-09-05 09:05 uart\uart_tx.sv
目录 0 2017-09-12 23:11 uart\
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