资源简介
Project4 VerilogHDL完成单周期处理器开发
适合北航计算机系的学生
1.处理器应 MIPS-Lite3 指令集。
a) MIPS-Lite3={MIPS-Lite2,addi,addiu, slt,j,jal,jr}。
b) MIPS-Lite2 指令集:addu,subu,ori,lw,sw,beq,lui。
c) addi 可以不支持溢出。
2. 处理器为单周期设计。
代码片段和文件信息
属性 大小 日期 时间 名称
----------- --------- ---------- ----- ----
目录 0 2014-03-15 20:25 Project4\
文件 10240 2013-12-06 13:39 Project4\My_data.txt
文件 2491 2013-12-06 13:48 Project4\My_test.asm
文件 410 2013-12-06 14:26 Project4\My_test.txt
文件 772649 2013-12-03 21:03 Project4\Project4 VerilogHDL完成单周期处理器开发(2013.12.2).pdf
目录 0 2014-03-15 20:25 Project4\workspace\
文件 236 2013-11-05 00:40 Project4\workspace\bitwise_xor.v
文件 240 2013-12-02 22:23 Project4\workspace\code.txt
目录 0 2014-03-15 20:25 Project4\workspace\control\
文件 3864 2013-12-06 16:48 Project4\workspace\control\ctrl.v
文件 3891 2013-12-06 16:26 Project4\workspace\control\ctrl.v.bak
文件 1182 2013-12-03 01:08 Project4\workspace\cpu_wave.do
文件 1432 2013-12-03 01:12 Project4\workspace\cpu_wave_2.do
文件 10240 2013-12-02 16:49 Project4\workspace\data.txt
目录 0 2014-03-15 20:25 Project4\workspace\datapath\
文件 842 2013-12-06 16:30 Project4\workspace\datapath\alu.v
文件 738 2013-12-06 15:32 Project4\workspace\datapath\alu.v.bak
文件 791 2013-12-03 22:36 Project4\workspace\datapath\dm.v
文件 790 2013-12-03 21:26 Project4\workspace\datapath\dm.v.bak
文件 563 2013-12-06 01:07 Project4\workspace\datapath\ext.v
文件 1066 2013-12-03 21:26 Project4\workspace\datapath\ext.v.bak
文件 1359 2013-12-03 01:06 Project4\workspace\datapath\gpr.v
文件 355 2013-12-03 21:25 Project4\workspace\datapath\im.v
文件 360 2013-12-01 09:34 Project4\workspace\datapath\im.v.bak
文件 2008 2013-12-06 15:28 Project4\workspace\datapath\mux.v
文件 1488 2013-12-03 20:36 Project4\workspace\datapath\mux.v.bak
文件 1490 2013-12-06 01:05 Project4\workspace\datapath\npc.v
文件 1400 2013-12-06 00:55 Project4\workspace\datapath\npc.v.bak
文件 480 2013-12-03 21:26 Project4\workspace\datapath\pc.v
文件 484 2013-12-03 21:25 Project4\workspace\datapath\pc.v.bak
文件 211 2013-12-03 21:32 Project4\workspace\head_mips.v
............此处省略13个文件信息
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文件 10240 2013-12-06 13:39 Project4\My_data.txt
文件 2491 2013-12-06 13:48 Project4\My_test.asm
文件 410 2013-12-06 14:26 Project4\My_test.txt
文件 772649 2013-12-03 21:03 Project4\Project4 VerilogHDL完成单周期处理器开发(2013.12.2).pdf
目录 0 2014-03-15 20:25 Project4\workspace\
文件 236 2013-11-05 00:40 Project4\workspace\bitwise_xor.v
文件 240 2013-12-02 22:23 Project4\workspace\code.txt
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文件 3864 2013-12-06 16:48 Project4\workspace\control\ctrl.v
文件 3891 2013-12-06 16:26 Project4\workspace\control\ctrl.v.bak
文件 1182 2013-12-03 01:08 Project4\workspace\cpu_wave.do
文件 1432 2013-12-03 01:12 Project4\workspace\cpu_wave_2.do
文件 10240 2013-12-02 16:49 Project4\workspace\data.txt
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文件 842 2013-12-06 16:30 Project4\workspace\datapath\alu.v
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文件 1359 2013-12-03 01:06 Project4\workspace\datapath\gpr.v
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文件 1488 2013-12-03 20:36 Project4\workspace\datapath\mux.v.bak
文件 1490 2013-12-06 01:05 Project4\workspace\datapath\npc.v
文件 1400 2013-12-06 00:55 Project4\workspace\datapath\npc.v.bak
文件 480 2013-12-03 21:26 Project4\workspace\datapath\pc.v
文件 484 2013-12-03 21:25 Project4\workspace\datapath\pc.v.bak
文件 211 2013-12-03 21:32 Project4\workspace\head_mips.v
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