资源简介
使用verilog实现基于FPGA的串口收发模块，可在模块内部更改波特率，收发通道独立
代码片段和文件信息
属性 大小 日期 时间 名称
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文件 1615 2019-05-31 09:49 uart\baud_clk.v
文件 1959 2019-05-31 09:48 uart\uart.v
文件 2951 2019-05-31 09:50 uart\uart_rx.v
文件 2361 2019-05-31 09:51 uart\uart_tx.v
目录 0 2019-05-31 09:42 uart
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8886 5
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文件 1615 2019-05-31 09:49 uart\baud_clk.v
文件 1959 2019-05-31 09:48 uart\uart.v
文件 2951 2019-05-31 09:50 uart\uart_rx.v
文件 2361 2019-05-31 09:51 uart\uart_tx.v
目录 0 2019-05-31 09:42 uart
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