FPGA课程设计，数字时钟，verilog编写

FPGA使用verilog硬件语言编写的数字时钟，包含功能：整点提示，校准时钟，六位显示，内部还含有测试文件，使用的时modelsim仿真软件进行仿真。

 属性            大小     日期    时间   名称
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     文件        1595  2019-12-23 15:14  clock\beer.bsf
     文件        1194  2019-12-23 10:21  clock\beer.inc
     文件         195  2019-12-23 17:17  clock\beer.v
     文件         228  2019-12-23 10:20  clock\beer.v.bak
     文件        1767  2019-12-23 15:54  clock\bell.bsf
     文件         829  2019-12-23 15:58  clock\bell.v
     文件         961  2019-12-23 15:45  clock\bell.v.bak
     文件        1613  2019-12-21 10:22  clock\change_state.bsf
     文件         506  2019-12-22 17:18  clock\change_state.v
     文件         179  2019-12-21 10:15  clock\change_state.v.bak
     文件        1983  2019-12-23 22:54  clock\choose_music.bsf
     文件         242  2019-12-23 20:08  clock\choose_music.v
     文件         308  2019-12-23 19:28  clock\choose_music.v.bak
     文件        2978  2019-12-25 11:21  clock\clock.bsf
     文件        1986  2019-12-25 19:01  clock\clock.v
     文件         807  2019-12-21 09:13  clock\clock.v.bak
     文件        2375  2019-12-23 21:19  clock\clock_beer.bsf
     文件        1458  2019-12-23 21:19  clock\clock_beer.v
     文件        1458  2019-12-23 11:13  clock\clock_beer.v.bak
     文件        2375  2019-12-24 15:12  clock\clock_plus.bsf
     文件        1393  2019-12-22 17:11  clock\clock_plus.v
     文件        1004  2019-12-22 16:47  clock\clock_plus.v.bak
     文件        2940  2019-12-26 11:15  clock\clock_test.bsf
     文件        1966  2019-12-26 11:14  clock\clock_test.v
     文件         807  2019-12-21 16:33  clock\clock_test.v.bak
     文件        1796  2019-12-24 11:14  clock\control_music.bsf
     文件         634  2019-12-24 11:30  clock\control_music.v
     文件         435  2019-12-23 22:23  clock\control_music.v.bak
     目录           0  2019-12-27 09:20  clock\db\
     文件        3598  2019-12-21 10:08  clock\db\abs_divider_ibg.tdf
     文件        3639  2019-12-21 09:36  clock\db\abs_divider_lbg.tdf
............此处省略488个文件信息