使用Verilog语言编写简单的俄罗斯方块

压缩包里有两个文件，一个是课程设计时调试过得可以直接用用的，另一个是我进行了一定修改，但由于手头没有板子，没有调试过得，但注释比较全，便于理解。具体的程序解释可以看我的博客。初来乍到，多多关照~

 属性            大小     日期    时间   名称
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     文件        746  2017-12-21 10:34  俄罗斯方块\新\fd_4.v

     文件       1914  2018-01-16 14:02  俄罗斯方块\新\vga.ucf

     文件      32673  2018-01-17 17:36  俄罗斯方块\新\VGA.v

     文件        746  2017-12-21 10:34  俄罗斯方块\旧\fd_4.v

     文件       1914  2017-12-22 13:56  俄罗斯方块\旧\vga.ucf

     文件      29348  2017-12-26 10:03  俄罗斯方块\旧\VGA.v

     目录          0  2018-01-17 17:50  俄罗斯方块\新

     目录          0  2018-01-17 17:50  俄罗斯方块\旧

     目录          0  2018-01-17 17:49  俄罗斯方块

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