资源简介
Zip file contains
Verilog files (*.v)
dct.v
test_dct.v
Vhdl file (*.vhd)
dct.vhd
The verilog synthesized using Synplicity (Synplify Pro) and placed and routed using Foundation 4.1.03i.
The multiplier instantiation in the verilog files are used when targeting Virtex 2. For all other devices,
the instantiations are commented out and the behavioral multiplier code is used. Test_dct contains the
test bench which uses the input values as given in the reference "Image and Video Compression Standards"
by V. Bhaskaran and K. Konstantinides. Dct-dct.v is the top level file that calls the lower level dct.v
and idct.v files. The lower level vhdl files are dct.vhd and idct.vhd

代码片段和文件信息
属性 大小 日期 时间 名称
----------- --------- ---------- ----- ----
目录 0 2018-09-19 17:48 v文件\
文件 1373 2018-09-19 16:34 v文件\ALU_tb.v
文件 1067 2018-09-19 17:46 v文件\approximate_adder16b.v
文件 1297 2018-09-19 16:55 v文件\bit4ALU.v
文件 1150 2018-09-19 16:53 v文件\bit8ALU.v
文件 209 2018-08-10 20:52 v文件\carry_x1.v
文件 6733 2018-09-19 17:45 v文件\DCT.v
文件 1714 2018-09-19 16:34 v文件\DCT2D.v
文件 1488 2018-09-19 16:34 v文件\DCT2D_tb.v
文件 1643 2018-09-19 16:34 v文件\DCT_tb.v
文件 930 2018-09-19 16:34 v文件\FE.v
文件 283 2018-08-10 20:28 v文件\full_adder.v
文件 1181 2018-09-19 16:34 v文件\RAM.v
文件 2038 2018-09-19 16:34 v文件\RAMctler.v
文件 1270 2018-09-19 16:34 v文件\Ram_tb.v
文件 630 2018-08-10 20:34 v文件\ripple_adder4b.v
文件 1370 2018-09-19 16:34 v文件\SP.v
文件 1686 2018-09-19 16:34 v文件\SP_tb.v
----------- --------- ---------- ----- ----
目录 0 2018-09-19 17:48 v文件\
文件 1373 2018-09-19 16:34 v文件\ALU_tb.v
文件 1067 2018-09-19 17:46 v文件\approximate_adder16b.v
文件 1297 2018-09-19 16:55 v文件\bit4ALU.v
文件 1150 2018-09-19 16:53 v文件\bit8ALU.v
文件 209 2018-08-10 20:52 v文件\carry_x1.v
文件 6733 2018-09-19 17:45 v文件\DCT.v
文件 1714 2018-09-19 16:34 v文件\DCT2D.v
文件 1488 2018-09-19 16:34 v文件\DCT2D_tb.v
文件 1643 2018-09-19 16:34 v文件\DCT_tb.v
文件 930 2018-09-19 16:34 v文件\FE.v
文件 283 2018-08-10 20:28 v文件\full_adder.v
文件 1181 2018-09-19 16:34 v文件\RAM.v
文件 2038 2018-09-19 16:34 v文件\RAMctler.v
文件 1270 2018-09-19 16:34 v文件\Ram_tb.v
文件 630 2018-08-10 20:34 v文件\ripple_adder4b.v
文件 1370 2018-09-19 16:34 v文件\SP.v
文件 1686 2018-09-19 16:34 v文件\SP_tb.v
相关资源
- 八三编码器设计 VHDL代码 简单,包附
- 数字频率合成dds正弦波基于FPGA的DDS产
- 3人表决器 QuartusII
- 基于MIPS指令集的32位CPU设计与Verilog语
- Verilog FPGA UART串口控制器
- 编程实现二维DCT变换
- 六路智能抢答器VHDL语言
- gmsk调制在FPGA上实现
- 一个简单的verilog编写的DMA IP CORE,和
- vhdl与lcd1602实现的多控制电子钟
- 硬件课程设计—流水灯(quartus软件
- Verilog按键代码
- verilog的PCI源代码,非常详细,顶层模
- ASK调制与解调VHDL程序及仿真
- 红外循迹小车VHDL程序
- VHDL学习及实例(100个例子)
- VHDL 7人表决器
- CPLD Verilog数字密码锁 源码
- VHDL语言编写的100实用的例程
- VHDL写的四人抢答器
- lcd12864的VHDL程序
- 基于VHDL的交通灯控制器设计
- VHDL带分频功能的函数发生器实现六种
- verilog 实现任意分频方法
- DE2模拟的交通红绿灯
- SPI Master 的Verilog源代码
- 基于VGA的Flappy Bird的Verilog实现(源码
- 数字钟
- Verilog的135个经典设计
- verilog 4×4矩阵键盘
评论
共有 条评论