timer verilog

采用硬件描述语言verilogHDL写timer,采用golden模型（简单的），用modelsim软件仿真，含整个project。

 属性            大小     日期    时间   名称
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     文件       1692  2018-06-27 00:01  timer\timer.cr.mti

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     文件       2453  2018-06-27 00:01  timer\work\_info

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     文件      30875  2018-06-27 00:01  timer\work\_lib1_0.qtl

     文件         29  2018-06-27 00:01  timer\work\_vmake

     目录          0  2018-06-27 00:01  timer\work

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