32位快速加法器（Verilog）

32位超前进位快速加法器 经过Isim仿真测试正确的32位超前加法器 编写语言Verilog-HDL 基于zhaohongliang代码 修改了其中部分有问题的模块

 属性            大小     日期    时间   名称
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     文件       1241  2011-11-02 17:16  testbench\adder_test.v

     文件       3023  2011-10-26 15:28  顶层\adder_top.v

     文件        867  2011-10-26 15:05  三个底层模块\adder_cell.v

     文件        801  2011-10-26 15:17  三个底层模块\adder_inc.v

     文件        650  2011-10-26 13:18  三个底层模块\adder_logic.v

     目录          0  2011-11-02 17:16  testbench

     目录          0  2011-11-02 17:16  顶层

     目录          0  2011-11-02 17:19  三个底层模块

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