资源简介
自己写的一个数字秒表，已经在实验板上面验证通过
/**********************************************************/
/*MODULE: stopwatch */
/*FILE NAME: stopwatch.v */
/*VERSION: v3.0 */
/*DATE: 2009-05-31 */
/*AUTHOR: ht5815 */
/*DESCRIPTION: stopwatch display whit 8 LEDs */
/**********************************************************/
代码片段和文件信息
- 上一篇：学生考勤管理信息系统实验报告完整版
- 下一篇：SSCOM4.2串口调试工具
相关资源
- verilog 动态数码管显示程序
- cpu设计-verilog
- I2C总线的verilog代码
- Verilog HDL写的简单倍频程序
- 软件工具秒表，数字秒表
- FPGA+AD7606并行8通道采集源Verilog程序
- 利用FPGA中的流水线技巧实现乘法Ver
- aes verilog源码
- sram读取控制verilog代码
- HMC833锁相环750M~6GHz自动配置Verilog源码
- verilog编写的伪随机序列发生器
- verilog实现的RAM模块程序
- verilog HDL 16位乘法器实现及testbench文件
- 调制解调器2FSK的verilogHDL代码
- m序列发生器 verilog
- PCI总线仲裁参考设计Verilog代码.rar
- fpu（浮点加减乘除运算单元）的veri
- 1-wire总线verilog代码（with testbench）
- 夏宇闻Verilog学习视频教程16集 网盘地
- 基于FPGA的verilog红外遥控设计代码
- 四位超前进位加法器Verilog HDL
- 基于FPGA的ADF4351驱动程序
- verilog设计篮球比赛的定时器
- 数字跑表的Verilog实现
- verilog全加器
- Verilog HDL编写的FPGA RS232串口发送代码
- Verilog HDL编写的FPGA LCD12864液晶显示代
- 单周期CPU verilog设计代码和仿真代码
- FPGA控制VGA输出实现乒乓球游戏_veril
- Verilog语言设计电梯控制器文档
川公网安备 51152502000135号
评论
共有 条评论