使用Verilog编写的由半加器构成的16位全加器

综述：使用Verilog编写的由半加器构成的16位全加器。 该16位的全加器采用结构化设计，由4个4位的全加器构成；4位全加器由4个1位的全加器构成；1位全加器由2个半加器和1个与门构成。 上述文件包含所有的源代码。 以上为个人所写，供大家学习参考使用。

 属性            大小     日期    时间   名称
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     文件         471  2018-07-26 14:41  adder1.v
     文件         768  2018-07-26 14:28  adder16.v
     文件         662  2018-07-26 14:33  adder4.v
     文件         194  2018-07-26 15:05  adder_half.v
     文件         128  2018-07-26 15:07  or_gate.v