资源简介
Verilog编程下的单周期处理器,实现基本的几条指令,单周期处理器由数据通路和控制器组成。采用模块化和层次化设计。

代码片段和文件信息
属性 大小 日期 时间 名称
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目录 0 2018-06-27 18:58 CUP\
文件 449 2018-06-09 12:36 CUP\Alu.v
文件 2834 2018-06-09 13:08 CUP\Control.v
文件 1123 2018-06-03 22:08 CUP\Datapath.v
文件 353 2018-06-18 14:26 CUP\Dm.v
文件 240 2018-06-02 05:01 CUP\Ext.v
文件 278 2018-06-18 14:06 CUP\Im.v
文件 228 2018-06-03 22:08 CUP\Mips.v
文件 296 2018-06-03 21:22 CUP\Mux.v
文件 526 2018-06-09 11:56 CUP\Npc.v
文件 355 2018-06-02 09:53 CUP\Pc.v
文件 432 2018-06-18 13:58 CUP\Registers.v
文件 306 2018-05-20 13:25 CUP\code.txt
文件 3287 2018-06-27 18:58 CUP\cpu .cr.mti
文件 98919 2018-06-27 18:58 CUP\cpu .mpf
文件 837 2018-06-03 12:13 CUP\transcript
文件 57344 2018-06-27 18:58 CUP\vsim.wlf
目录 0 2018-06-27 18:30 CUP\work\
目录 0 2018-06-09 10:43 CUP\work\@_opt\
文件 49152 2018-06-09 10:43 CUP\work\@_opt\_lib.qdb
文件 32768 2018-06-09 10:43 CUP\work\@_opt\_lib1_0.qdb
文件 0 2018-06-03 22:06 CUP\work\@_opt\_lib1_0.qpg
文件 33194 2018-06-09 10:43 CUP\work\@_opt\_lib1_0.qtl
文件 32768 2018-06-09 10:43 CUP\work\@_opt\_lib2_0.qdb
文件 0 2018-06-03 22:06 CUP\work\@_opt\_lib2_0.qpg
文件 21385 2018-06-09 10:43 CUP\work\@_opt\_lib2_0.qtl
文件 32768 2018-06-09 10:43 CUP\work\@_opt\_lib3_0.qdb
文件 0 2018-06-03 22:06 CUP\work\@_opt\_lib3_0.qpg
文件 23721 2018-06-09 10:43 CUP\work\@_opt\_lib3_0.qtl
文件 32768 2018-06-09 10:43 CUP\work\@_opt\_lib4_0.qdb
文件 0 2018-06-03 22:06 CUP\work\@_opt\_lib4_0.qpg
............此处省略21个文件信息
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目录 0 2018-06-27 18:58 CUP\
文件 449 2018-06-09 12:36 CUP\Alu.v
文件 2834 2018-06-09 13:08 CUP\Control.v
文件 1123 2018-06-03 22:08 CUP\Datapath.v
文件 353 2018-06-18 14:26 CUP\Dm.v
文件 240 2018-06-02 05:01 CUP\Ext.v
文件 278 2018-06-18 14:06 CUP\Im.v
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文件 526 2018-06-09 11:56 CUP\Npc.v
文件 355 2018-06-02 09:53 CUP\Pc.v
文件 432 2018-06-18 13:58 CUP\Registers.v
文件 306 2018-05-20 13:25 CUP\code.txt
文件 3287 2018-06-27 18:58 CUP\cpu .cr.mti
文件 98919 2018-06-27 18:58 CUP\cpu .mpf
文件 837 2018-06-03 12:13 CUP\transc
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文件 23721 2018-06-09 10:43 CUP\work\@_opt\_lib3_0.qtl
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文件 0 2018-06-03 22:06 CUP\work\@_opt\_lib4_0.qpg
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