Verilog 语言设计单周期MIPS CPU42条指令

实验内容（ISA2新增3条指令） • 用硬件描述语言（Verilog）设计MIPS CPU，支持如下指令集 • ISA1 = {ADD/ADDU/SUB/SUBU/SLL/SRL/SRA/SLLV/SRLV/SRAV/AND/OR/XOR/NOR/ SLT/SLTU/ADDI/ADDIU/ANDI/ORI/XORI/LUI/SLTI/SLTIU/LB/LBU/LH/LH U/LW/SB/SH/SW/BEQ/BNE/BGEZ/BGTZ/BLEZ/BLTZ/J/JAL/JR/JALR} 42条 • ISA2 = {add, sub, addu, subu, addi, ori, lui, and, andi, or, nor，slt, sltu, sll, srl, sllv, srlv, lw, sw, beq, bne, j, jal, jr} 24条 • 用仿真软件Modelsim对有数据冒险和控制冒险的汇编程序进行仿 文件包含源代码以及实验报告。

 属性            大小     日期    时间   名称
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     文件      464384  2019-05-23 16:21  MIPS CPU设计实验报告.doc
     目录           0  2019-05-23 16:17  mips_cpu\
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     文件        2877  2019-05-05 16:55  mips_cpu\sccomp_tb（1）.v
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     文件         860  2019-05-05 16:55  mips_cpu\Test_42_Instr.dat