-
大小: 5.83MB文件类型: .zip金币: 1下载: 0 次发布日期: 2023-10-22
- 语言: 其他
- 标签: PLL FLL Verilog Loop_Filter
资源简介
环路滤波器是通信信号调制解调中最重要的一个部分,环路滤波器设计的好坏将直接影响到接收机的性能指标,二阶锁频辅助三阶锁相环路滤波器可以稳定跟踪具有加加速度的信号源,是现代通信中非常实用的技术,本文中详细编写了单载波信号产生模块、信道噪声模块、数字正交下变频模块、鉴频鉴相模块、环路滤波器模块,并包含了完整的testbench模块,对于初学者非常有用。
代码片段和文件信息
% Altera NCO version 13.1
% function [sc] = Nco_Signal_model(phi_inc_iphase_mod_ifreq_mod_i)
% input : phi_inc_i : phase increment input (required)
% phase_mod_i : phase modulation input(optional)
% freq_mod_i : frequency modulation input(optional)
% output : s : sine wave output
% c : cosine wave output
function [sc] = Nco_Signal_model(phi_inc_iphase_mod_ifreq_mod_i)
addpath d:/altera/ip/altera/nco/lib/ip_toolbench/../;
if(nargin==0)
fprintf(‘Error using Nco_Signal_model : Not enough input arguments\n‘);
else
N=length(phi_inc_i);
end
if(nargin==1)
phase_mod_i=zeros(1N);
freq_mod_i=zeros(1N);
elseif(nargin==2)
if(length(phase_mod_i)~=N)
fprintf(‘Error using Nco_Signal_model : input vector length mismatch\n‘);
else
freq_mod_i=zeros(1N);
end
elseif(nargin==3)
if((length(phase_mod_i)~=N)|length(freq_mod_i)~=N)
fprintf(‘Error using Nco_Signal_model : input vector length mismatch\n‘);
end
else
fprintf(‘Error using Nco_Signal_model : Incorrect number of input arguments\n‘);
end
N=length(phi_inc_i);
numch = 1.0;
apr = 32.0;
apri = 12.0;
mpr = 12.0;
aprp = 16.0;
aprf = 32.0;
dpri = 6.0;
arch = 0.0;
wantFmod = 1.0;
wantPmod = 1.0;
dual = 1.0;
[sc] = Sncomodel(phi_inc_iphase_mod_ifreq_mod_iwantFmodwantPmodnumchaprmprapriaprpaprfdpriarchdualN);
属性 大小 日期 时间 名称
----------- --------- ---------- ----- ----
目录 0 2019-05-14 21:47 Lpfilter_20190503\
文件 1674 2019-05-09 21:47 Lpfilter_20190503\Cordic12b_Atan.v
文件 1567 2019-05-09 21:37 Lpfilter_20190503\Cordic12b_Atan.v.bak
文件 1674 2019-05-09 21:47 Lpfilter_20190503\Cordic24b_Atan.v
文件 1674 2019-05-09 21:46 Lpfilter_20190503\Cordic24b_Atan.v.bak
目录 0 2019-05-14 21:47 Lpfilter_20190503\db\
文件 1840 2019-05-09 22:10 Lpfilter_20190503\db\add_sub_55h.tdf
文件 1840 2019-05-09 22:10 Lpfilter_20190503\db\add_sub_75h.tdf
文件 1769 2019-05-09 22:10 Lpfilter_20190503\db\add_sub_s1i.tdf
文件 1767 2019-05-09 22:10 Lpfilter_20190503\db\add_sub_sqh.tdf
文件 12718 2019-05-09 22:10 Lpfilter_20190503\db\altsyncram_0hj1.tdf
文件 12845 2019-05-14 21:19 Lpfilter_20190503\db\altsyncram_99k1.tdf
文件 22159 2019-05-14 21:22 Lpfilter_20190503\db\altsyncram_e6k2.tdf
文件 3056 2019-05-14 21:22 Lpfilter_20190503\db\altsyncram_f6m1.tdf
文件 12806 2019-05-14 21:07 Lpfilter_20190503\db\altsyncram_nvj1.tdf
文件 12718 2019-05-09 22:10 Lpfilter_20190503\db\altsyncram_rgj1.tdf
文件 3531 2019-05-09 22:10 Lpfilter_20190503\db\cntr_loi.tdf
文件 5672 2019-05-09 22:10 Lpfilter_20190503\db\fpga_top.(0).cnf.cdb
文件 2253 2019-05-09 22:10 Lpfilter_20190503\db\fpga_top.(0).cnf.hdb
文件 4609 2019-05-14 21:28 Lpfilter_20190503\db\fpga_top.(1).cnf.cdb
文件 1754 2019-05-14 21:28 Lpfilter_20190503\db\fpga_top.(1).cnf.hdb
文件 2170 2019-05-09 22:10 Lpfilter_20190503\db\fpga_top.(10).cnf.cdb
文件 676 2019-05-09 22:10 Lpfilter_20190503\db\fpga_top.(10).cnf.hdb
文件 2903 2019-05-09 22:10 Lpfilter_20190503\db\fpga_top.(11).cnf.cdb
文件 920 2019-05-09 22:10 Lpfilter_20190503\db\fpga_top.(11).cnf.hdb
文件 2139 2019-05-09 22:10 Lpfilter_20190503\db\fpga_top.(12).cnf.cdb
文件 993 2019-05-09 22:10 Lpfilter_20190503\db\fpga_top.(12).cnf.hdb
文件 2857 2019-05-09 22:10 Lpfilter_20190503\db\fpga_top.(13).cnf.cdb
文件 1390 2019-05-09 22:10 Lpfilter_20190503\db\fpga_top.(13).cnf.hdb
文件 1712 2019-05-09 22:10 Lpfilter_20190503\db\fpga_top.(14).cnf.cdb
文件 674 2019-05-09 22:10 Lpfilter_20190503\db\fpga_top.(14).cnf.hdb
............此处省略436个文件信息
相关资源
- 基于FPGA的拔河游戏设计
- Verilog编写的采集PCM1750串行输出的代码
- 交通灯控制器
- verilog 全加减器 选择器 代码
- 直方图均衡图像增强的硬件在Quartus
- verilog_IEEE官方标准手册-2005_IEEE_P1364
- 基于fpga的dds信号发生器设计200680
- FPGA数字信号处理六直接型IIR滤波器
- FPGA数字信号处理四Quartus FIR IP核实现
- FPGA数字信号处理三串行FIR滤波器Ver
- NC-verilog 仿真教程和实验
- Verilog编写矩阵键盘,含有消抖,模拟
- I2C从设备接收数据verilog代码实现
- NIOSII那些事儿 REV7.0_完整版
- 计算机组成原理 R-I型CPU相关文件
- tensorflow从入门到精通
- 数字系统设计与Verilog HDL 王金明.pdf
- 8 位cpu的verilog实现
- AES加密、解密代码实现C、SV、Verilog
- 基于FPGA的俄罗斯方块游戏.pdf
- IEEE Std 1364-2005 IEEE Standard
- verilog 编写fft
- 出租车计费器的FPGA实现
- YUV转RGB 的verilog代码
- Quartus 13.1安装及第一个Verilog程序仿真
- 用Verilog编写的贪吃蛇游戏
- 基于verilog的CPU
- nrf24l01 verilog发送程序
- RS编解码VERILOG实现
- Verilog电子表编程
评论
共有 条评论