资源简介
ise+modelsim下仿真实现DDS
代码片段和文件信息
static const char * HSimCopyRightNotice = “Copyright 2004-2005 Xilinx Inc. All rights reserved.“;
#ifdef __MINGW32__
#include “xsimMinGW.h“
#else
#include “xsim.h“
#endif
static HSim__s6* IF0(HSim__s6 *Archconst char* labelint nGenerics
va_list vap)
{
extern HSim__s6 * createworkMtest__dds__v(const char*);
HSim__s6 *blk = createworkMtest__dds__v(label);
return blk;
}
static HSim__s6* IF1(HSim__s6 *Archconst char* labelint nGenerics
va_list vap)
{
extern HSim__s6 * createxilinxcorelib_ver_auxlibM_b_l_k___m_e_m___g_e_n___v2__1__output__stage(const char*);
HSim__s6 *blk = createxilinxcorelib_ver_auxlibM_b_l_k___m_e_m___g_e_n___v2__1__output__stage(label);
return blk;
}
static HSim__s6* IF2(HSim__s6 *Archconst char* labelint nGenerics
va_list vap)
{
extern HSim__s6 * createxilinxcorelib_ver_auxlibM_b_l_k___m_e_m___g_e_n___v2__1(const char*);
HSim__s6 *blk = createxilinxcorelib_ver_auxlibM_b_l_k___m_e_m___g_e_n___v2__1(label);
return blk;
}
static HSim__s6* IF3(HSim__s6 *Archconst char* labelint nGenerics
va_list vap)
{
extern HSim__s6 * createxilinxcorelib_ver_auxlibM_b_l_k___m_e_m___g_e_n___v2__1(const char*);
HSim__s6 *blk = createxilinxcorelib_ver_auxlibM_b_l_k___m_e_m___g_e_n___v2__1(label);
return blk;
}
static HSim__s6* IF4(HSim__s6 *Archconst char* labelint nGenerics
va_list vap)
{
extern HSim__s6 * createxilinxcorelib_ver_auxlibM_b_l_k___m_e_m___g_e_n___v2__1(const char*);
HSim__s6 *blk = createxilinxcorelib_ver_auxlibM_b_l_k___m_e_m___g_e_n___v2__1(label);
return blk;
}
static HSim__s6* IF5(HSim__s6 *Archconst char* labelint nGenerics
va_list vap)
{
extern HSim__s6 * createxilinxcorelib_ver_auxlibM_b_l_k___m_e_m___g_e_n___v2__1(const char*);
HSim__s6 *blk = createxilinxcorelib_ver_auxlibM_b_l_k___m_e_m___g_e_n___v2__1(label);
return blk;
}
static HSim__s6* IF6(HSim__s6 *Archconst char* labelint nGenerics
va_list vap)
{
extern HSim__s6 * createworkMrom__sine(const char*);
HSim__s6 *blk = createworkMrom__sine(label);
return blk;
}
static HSim__s6* IF7(HSim__s6 *Archconst char* labelint nGenerics
va_list vap)
{
extern HSim__s6 * createworkMrom__cose(const char*);
HSim__s6 *blk = createworkMrom__cose(label);
return blk;
}
static HSim__s6* IF8(HSim__s6 *Archconst char* labelint nGenerics
va_list vap)
{
extern HSim__s6 * createworkMdds(const char*);
HSim__s6 *blk = createworkMdds(label);
return blk;
}
static HSim__s6* IF9(HSim__s6 *Archconst char* labelint nGenerics
va_list vap)
{
extern HSim__s6 * createworkMglbl(const char*);
HSim__s6 *blk = createworkMglbl(label);
return blk;
}
class _top : public HSim__s6 {
public:
_top() : HSim__s6(false “_top“ “_top“ 0 0 HSim::VerilogModule) {}
HSimConfigDecl * topModuleInstantiate() {
HSimConfigDecl
属性 大小 日期 时间 名称
----------- --------- ---------- ----- ----
文件 6 2009-11-23 09:13 DDS\.lso
文件 1333109 2009-10-24 20:44 DDS\blk_mem_gen_ds512.pdf
文件 6020 2009-10-24 20:44 DDS\blk_mem_gen_release_notes.txt
文件 372 2009-11-23 09:16 DDS\dds.cmd_log
文件 6 2009-10-24 20:16 DDS\dds.lso
文件 41954 2009-11-23 09:17 DDS\dds.ngc
文件 19862 2009-11-23 09:17 DDS\dds.ngr
文件 22 2009-11-23 09:16 DDS\dds.prj
文件 903 2009-11-23 09:17 DDS\dds.stx
文件 17724 2009-11-23 09:17 DDS\dds.syr
文件 1870 2009-11-23 09:12 DDS\dds.v
文件 1110 2009-11-23 09:16 DDS\dds.xst
文件 280048 2009-12-10 19:39 DDS\dds6.ise
文件 280048 2009-12-10 19:39 DDS\dds6.ise_ISE_Backup
文件 220 2009-11-23 09:17 DDS\dds6.ntrc_log
文件 3566 2009-12-10 17:00 DDS\dds_summary.html
文件 80 2009-10-24 20:45 DDS\dds_vhdl.prj
文件 327 2009-11-16 11:05 DDS\isim\temp\hdllib.ref
文件 664 2009-11-16 11:05 DDS\isim\temp\hdpdeps.ref
文件 2244 2009-11-16 11:05 DDS\isim\temp\vlg03\test__dds__v.bin
文件 5802 2009-11-16 11:05 DDS\isim\temp\vlg2B\dds.bin
文件 3401 2009-11-16 11:05 DDS\isim\temp\vlg2D\glbl.bin
文件 4415 2009-11-16 11:05 DDS\isim\temp\vlg43\rom__cose.bin
文件 4415 2009-11-16 11:05 DDS\isim\temp\vlg64\rom__sine.bin
文件 915 2009-11-16 11:05 DDS\isim\work\dds\dds.h
文件 34704 2009-11-16 11:05 DDS\isim\work\dds\mingw\dds.obj
文件 946 2009-11-16 11:05 DDS\isim\work\glbl\glbl.h
文件 25182 2009-11-16 11:05 DDS\isim\work\glbl\mingw\glbl.obj
文件 327 2009-11-16 11:05 DDS\isim\work\hdllib.ref
文件 639 2009-11-16 11:05 DDS\isim\work\hdpdeps.ref
............此处省略144个文件信息
相关资源
- fpga课程设计-基于并行AD的信号发生器
- 很好的modelsim教程( verilog vhdl都有)
- 单周期CPU的Verilog实现
- 灰度图像的中值滤波算法verilog实现
- FPGA 使用verilog 编写的AD tlc549 测试程序
- 32位MIPS微处理器
- Verilog HDL高级数字设计第二版习题答案
- 串口程序--Verilog
- 用于FPGA的Verilog语言LED点阵
- SystemVerilog for Verification 2nd Ed
- RAM_top.rar
- ADS1256 verilog+注释datasheet+官方datashee
- fpga实现循迹小车
- 巴斯克 Verilog HDL入门(第3版)带目录
- fpga 8位乘法器 verilog HDL 源代码
- 基于FPGA的pcf8591的AD采样程序verilog
- FPGA波形发生器
- verilog的独立键盘消抖与仿真,规范书
- Verilog编写6位数码管显示计数,每条语
- fpga verilog 电子琴
- 基于verilog的交通灯设计
- 基于FPGA控制AD1674的verilog程序
- Verilog描述的基于VGA的乒乓球游戏
- Design Compiler student guide-学习手册
- 基于fpga的交通灯verilog
- 系统全局时钟控制模块的verilog实现
- Verilog语法手册--夏宇闻
- 一个基于FPGA的PCI数据采集程序包括
- HDB3码的编解码的Verilog实现
- Verilog设计一个能求出一个16bit字中两
评论
共有 条评论