• 大小: 891KB
    文件类型: .7z
    金币: 2
    下载: 1 次
    发布日期: 2021-04-09
  • 语言: 其他
  • 标签: Verilog  

资源简介

Verilog实现4位带符号加法器,带有上益出和下溢出标志位,内含TestBench代码,可直接使用。代码简单修改即可宽展至任意位数的加法器。

资源截图

代码片段和文件信息

评论

共有 条评论