资源简介
采用等精度的数字频率计课程设计，verilog代码，通过仿真和FPGA验证
代码片段和文件信息
属性 大小 日期 时间 名称
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文件 411 2017-06-08 10:20 design\actgate.v
文件 2518 2017-06-09 13:56 design\cnt.v
文件 7825 2017-06-09 14:26 design\data_change.v
文件 1848 2017-06-08 22:18 design\display.v
文件 2548 2017-06-09 14:02 design\plj2.v
文件 511 2017-06-07 16:54 design\pregate.v
文件 860 2017-06-09 00:55 design\weixuan.v
目录 0 2019-02-20 16:26 design
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文件 411 2017-06-08 10:20 design\actgate.v
文件 2518 2017-06-09 13:56 design\cnt.v
文件 7825 2017-06-09 14:26 design\data_change.v
文件 1848 2017-06-08 22:18 design\display.v
文件 2548 2017-06-09 14:02 design\plj2.v
文件 511 2017-06-07 16:54 design\pregate.v
文件 860 2017-06-09 00:55 design\weixuan.v
目录 0 2019-02-20 16:26 design
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