VerilogHDL语言单时钟周期CPU设计

一个用VerilogHDL语言实现的单时钟周期CPU原代码，里面有完整的工程代码，逻辑图，报告文档等。此CPU共完成了16条常见MIPS指令。

 属性            大小     日期    时间   名称
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     文件      44032  2010-01-06 14:46  单周期CPU设计\指令执行过程.vsd

     文件    3489110  2010-01-14 18:46  单周期CPU设计\SigCyl_CPU071221093.rar

     文件     304058  2010-03-11 20:09  单周期CPU设计\单周期报告文档.docx

     文件      50688  2010-01-06 13:30  单周期CPU设计\MIPS指令格式.vsd

     文件      98816  2009-12-17 20:37  单周期CPU设计\SingleCyclCPU.vsd

     文件      15124  2010-01-14 15:36  单周期CPU设计\仿真截图\NTL.PNG

     文件      20428  2010-01-14 16:17  单周期CPU设计\仿真截图\im1.PNG

     文件      18042  2010-01-14 16:18  单周期CPU设计\仿真截图\im2.PNG

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     文件      17619  2010-01-14 16:20  单周期CPU设计\仿真截图\im4.PNG

     文件      22346  2010-01-14 16:20  单周期CPU设计\仿真截图\im5.PNG

     目录          0  2010-01-14 15:36  单周期CPU设计\仿真截图

     目录          0  2009-12-29 21:40  单周期CPU设计

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